Beckhoff EtherCAT IP Core for Xilinx FPGAs v3.00k Manual de usuario Pagina 27
- Pagina / 144
- Tabla de contenidos
- MARCADORES
Valorado. / 5. Basado en revisión del cliente
Features and Registers
Slave Controller – IP Core for Xilinx FPGAs III-15
Feature
IP Core
Xilinx
®
V3.00k
IP Core
Xilinx
®
V3.00c-
3.00j
Propagation delay measurement
with traffic (BWR/FPWR 0x900
detected at each port)
x
x
LatchSignal state in Latch Status
register (0x09AE:0x09AF)
x
x
SyncSignal Auto-Activation
(0x0981.3)
x
x
SyncSignal 32 or 64 bit Start Time
(0x0981.4)
x
x
SyncSignal Late Activation
(0x0981[6:5])
x
x
SyncSignal debug pulse
(0x0981.7)
x
x
SyncSignal Activation State
0x0984)
x
x
Reset filters after writing filter
depth
x
x
ESC Specific Registers
(0x0E00:0x0EFF)
Product and Vendor ID
x
x
POR Values
-
-
FPGA Update (online)
-
-
Process RAM and User RAM
Process RAM (0x1000 ff.) [Kbyte]
0-60
0-60
User RAM (0x0F80:0x0FFF)
x
x
Extended ESC Feature
Availability in User RAM
x
x
Additional EEPROMs
1-2
1-2
SII EEPROM (I²C)
c
(EEPROM
of µC used)
c
(EEPROM
of µC
used)
FPGA configuration EEPROM
x
x
LED Signals
RUN LED
c
c
RUN LED override
c
c
Link/Activity(x) LED per port
x
x
PERR(x) LED per port
-
-
Device ERR LED
c
c
STATE_RUN LED
c
c
Optional LED states
RUN LED: Bootstrap
x
x
RUN LED: Booting
c
c
RUN LED: Device identification
c
c
RUN LED: loading SII EEPROM
c
c
Error LED: SII EEPROM loading
error
c
c
Error LED: Invalid hardware
configuration
-
-
Feature
IP Core
Xilinx
®
V3.00k
IP Core
Xilinx
®
V3.00c-
3.00j
Error LED: Process data
watchdog timeout
c
c
Error LED: PDI watchdog timeout
c
c
Link/Activity: local auto-
negotiation error
-
-
Link/Activity: remote auto-
negotiation error
-
-
Link/Activity: unknown PHY auto-
negotiation error
-
-
LED test
c
c
Clock supply
Crystal
-
-
Crystal oscillator
x
x
TX_CLK from PHY
x
x
25ppm clock source accuracy
x
x
Internal PLL
User logic
User logic
Power Supply Voltages
FPGA dep.
FPGA
dep.
I/O Voltage
FPGA dep.
FPGA
dep.
Core Voltage
FPGA dep.
FPGA
dep.
Internal LDOs
-
-
Package
FPGA dep.
FPGA
dep.
Original Release date
1/2015
5/2013
Configuration and Pinout calculator
(XLS)
-
-
Register Configuration
individual
individual
Complete IP Core evaluation
x
x
License device required
-
-
Example designs/
pre-synthesized time-limited evaluation
core included
3/3
4/3
LX150T Digital I/O
x/x
x/x
LX150T AXI
x/x
x/x
ZC702 AXI (PlanAhead)
-
x/x
ZC702 AXI (Vivado)
x/x
x/-
Table 8: Legend
Symbol
Description
x
available
-
not available
c
configurable
User logic
Functionality can be added by user logic inside the FPGA
red
Feature changed in this version
- ® FPGAs 1
- 1 Overview 13
- EtherCAT IP Core 14
- Table 4: Release notes 18
- Figure 3: Design flow 22
- 2 Features and Registers 25
- (0x0108:0x0109) 26
- Table 8: Legend 27
- IP Core 28
- Table 10: Legend 30
- 3 IP Core Installation 35
- 4 IP Core Usage 40
- Figure 7: EDK – Overview 42
- IP Core Usage 44
- 5 IP Core Configuration 46
- Figure 13: Product ID tab 47
- 09) is available if checked 52
- 6 Example Designs 61
- 7 FPGA Resource Consumption 68
- 8 IP Core Signals 71
- CLK25_2NS 72
- Table 19: SII EEPROM Signals 73
- Table 20: LED Signals 73
- PHY Management 75
- Table 23: PHY Interface MII 76
- Table 24: PHY Interface RMII 78
- Table 27: Digital I/O PDI 82
- Table 28: SPI PDI 83
- Table 29: 8/16 Bit µC PDI 83
- Table 30: 8 Bit µC PDI 84
- Table 31: 16 Bit µC PDI 84
- Table 32: PLB PDI 85
- 9 Ethernet Interface 90
- Ethernet PHY 91
- RX_D[3:0] 95
- CLK_IN CLK25 101
- NPHY_RESET_OUT 101
- 10 PDI Description 103
- Digital output pins 106
- LATCH_IN 108
- Figure 43: OUT_ENA timing 109
- Table 47: SPI signals 110
- Table 48: Address modes 111
- SPI_DO (MISO) 116
- SPI_DI (MOSI) 116
- SPI_CLK* 116
- SPI mode 1/3 SPI mode 0/2 117
- PDI Description 118
- 16 bit µController, async 123
- EtherCAT device 123
- 8 bit µController, async 124
- (with preceding write access) 126
- Figure 60: AXI4 signals 133
- Table 61: AXI4 LITE signals 133
- PDI Description 137
- Output event time 138
- EtherCAT 139
- PROM_DATA 139
- PROM_CLK 139
- PROM_SIZE 139
- Table 68: AC Characteristics 140
- Table 69: Forwarding Delays 140
- 14 Synthesis Constraints 141
- 15 Appendix 144
Relacionado con productos y manuales para Equipo Beckhoff EtherCAT IP Core for Xilinx FPGAs v3.00k
Equipo Beckhoff ET2000 Manual de usuario
(23 paginas)
(23 paginas)
Equipo Beckhoff ET2000 Manual de usuario
(23 paginas)
(23 paginas)
Equipo Beckhoff PHY Manual de usuario
(12 paginas)
(12 paginas)
Equipo Beckhoff FB1111-014x Manual de usuario
(31 paginas)
(31 paginas)
Equipo Beckhoff ET1100 Manual de usuario
(52 paginas)
(52 paginas)
Equipo Beckhoff EL9800 Manual de usuario
(36 paginas)
(36 paginas)
Equipo Beckhoff EP-xxxx-xxxx Manual de usuario
(19 paginas)
(19 paginas)
Equipo Beckhoff EP-xxxx-xxxx Manual de usuario
(19 paginas)
(19 paginas)
Equipo Beckhoff EP-xxxx-xxxx Manual de usuario
(19 paginas)
(19 paginas)
Equipo Beckhoff ET9300 Manual de usuario
(97 paginas)
(97 paginas)
Equipo Beckhoff EP1xxx Manual de usuario
(69 paginas)
(69 paginas)
Equipo Beckhoff EP1xxx Manual de usuario
(84 paginas)
(84 paginas)
Equipo Beckhoff EP9128 Manual de usuario
(46 paginas)
(46 paginas)
Equipo Beckhoff EP9128 Manual de usuario
(46 paginas)
(46 paginas)
Equipo Beckhoff EP2xxx Manual de usuario
(197 paginas)
(197 paginas)
Equipo Beckhoff EP9214-0023 Manual de usuario
(109 paginas)
(109 paginas)
Equipo Beckhoff ZS1020-0010 Manual de usuario
(2 paginas)
(2 paginas)
Equipo Beckhoff EP2xxx Manual de usuario
(203 paginas)
(203 paginas)
© 2020, manymanuals.es. Todos los derechos reservados | 0.023 s |
Manymanuals.com
Manymanuals.de
Manymanuals.fr
Manymanuals.it
Manymanuals.pl
Manymanuals.cz
Manymanuals.es
Manymanuals-pt.com
Comentarios a estos manuales