Beckhoff EtherCAT IP Core for Xilinx FPGAs v3.00k Manual de usuario Pagina 129
- Pagina / 144
- Tabla de contenidos
- MARCADORES
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PDI Description
Slave Controller – IP Core for Xilinx FPGAs III-117
10.4 PLB Slave Interface
10.4.1 Interface
The PLB v4.6 slave PDI is selected during the IP Core configuration. The main signals of the PLB
interface are
12
:
EtherCAT
IP core
PLB_Abus[0:31]
PLB_masterID[0:x]
PLB_RNW
PLB_BE[0:3]
PLB_size[0:3]
PLB_Sl_addrAck
PLB_PAValid
PLB_Sl_wait
PLB_SPLB_CLK
PLB_Sl_wrComp
PLB_Sl_wrDAck
PLB_Sl_rdDBus[0:31]
PLB_Sl_rdDAck
PLB_wrDBus[0:31]
PLB_Sl_Mbusy[0:x]
PLB_Sl_rdComp
PLB_IRQ_MAIN
PLB_SPLB_Rst
Figure 57: PLB signals
Table 58: PLB signals
Signal
Direction
Description
Signal polarity
PLB_SPLB_Clk
IN
PLB bus clock
PLB_SPLB_Rst
IN
PLB reset
act. high
PLB_ABus[0:31]
IN
PLB address bus
PLB_PAValid
IN
PLB primary address valid
act. high
PLB_masterID
[0:PLB_MID_WIDTH-1]
IN
PLB current master identifier
PLB_RNW
IN
PLB read not write
0: Write
1: Read
PLB_BE[0:3]
IN
PLB byte enable
PLB_size[0:3]
IN
PLB transfer size (must be 0000)
PLB_wrDBus[0:31]
IN
PLB write data bus
PLB_Sl_addrAck
OUT
Slave address acknowledge
act. high
PLB_Sl_wait
OUT
Slave wait
act. high
PLB_Sl_wrDAck
OUT
Slave write data acknowledge
act. high
PLB_Sl_wrComp
OUT
Slave write transfer complete
act. high
PLB_Sl_rdDBus[0:31]
OUT
Slave read data bus
PLB_Sl_rdDAck
OUT
Slave read data acknowledge
act. high
PLB_Sl_rdComp
OUT
Slave read transfer complete
act. high
PLB_Sl_MBusy
[0: SPLB_NUM_MASTERS-1]
OUT
Slave busy
12
The prefix `PDI_` is added to the PLB interface signals for the IP Core interface. Additional signals are part of
the PLB interface, but they are not used according to Xilinx PLB v4.6 interface simplifications.
- ® FPGAs 1
- 1 Overview 13
- EtherCAT IP Core 14
- Table 4: Release notes 18
- Figure 3: Design flow 22
- 2 Features and Registers 25
- (0x0108:0x0109) 26
- Table 8: Legend 27
- IP Core 28
- Table 10: Legend 30
- 3 IP Core Installation 35
- 4 IP Core Usage 40
- Figure 7: EDK – Overview 42
- IP Core Usage 44
- 5 IP Core Configuration 46
- Figure 13: Product ID tab 47
- 09) is available if checked 52
- 6 Example Designs 61
- 7 FPGA Resource Consumption 68
- 8 IP Core Signals 71
- CLK25_2NS 72
- Table 19: SII EEPROM Signals 73
- Table 20: LED Signals 73
- PHY Management 75
- Table 23: PHY Interface MII 76
- Table 24: PHY Interface RMII 78
- Table 27: Digital I/O PDI 82
- Table 28: SPI PDI 83
- Table 29: 8/16 Bit µC PDI 83
- Table 30: 8 Bit µC PDI 84
- Table 31: 16 Bit µC PDI 84
- Table 32: PLB PDI 85
- 9 Ethernet Interface 90
- Ethernet PHY 91
- RX_D[3:0] 95
- CLK_IN CLK25 101
- NPHY_RESET_OUT 101
- 10 PDI Description 103
- Digital output pins 106
- LATCH_IN 108
- Figure 43: OUT_ENA timing 109
- Table 47: SPI signals 110
- Table 48: Address modes 111
- SPI_DO (MISO) 116
- SPI_DI (MOSI) 116
- SPI_CLK* 116
- SPI mode 1/3 SPI mode 0/2 117
- PDI Description 118
- 16 bit µController, async 123
- EtherCAT device 123
- 8 bit µController, async 124
- (with preceding write access) 126
- Figure 60: AXI4 signals 133
- Table 61: AXI4 LITE signals 133
- PDI Description 137
- Output event time 138
- EtherCAT 139
- PROM_DATA 139
- PROM_CLK 139
- PROM_SIZE 139
- Table 68: AC Characteristics 140
- Table 69: Forwarding Delays 140
- 14 Synthesis Constraints 141
- 15 Appendix 144
Relacionado con productos y manuales para Equipo Beckhoff EtherCAT IP Core for Xilinx FPGAs v3.00k
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