Beckhoff EtherCAT IP Core for Xilinx FPGAs v3.00k Manual de usuario Pagina 125
- Pagina / 144
- Tabla de contenidos
- MARCADORES
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PDI Description
Slave Controller – IP Core for Xilinx FPGAs III-113
10.3.9 Timing Specification
Table 57: µController timing characteristics IP Core
Parameter
Min
Max
Comment
PRELIMINARY TIMING
t
CS_to_BUSY
x
10
BUSY driven and valid after CS assertion
t
ADR_BHE_setup
x
10
ADR and BHE valid before RD assertion
t
RD_to_DATA_driven
0 ns
11
DATA bus driven after RD assertion
t
RD_to_BUSY
0 ns
11
x
10
BUSY asserted after RD assertion
t
read
External read time (RD assertion to BUSY
deassertion) with normal read busy output
(0x0152[0]). Additional 20 ns if delayed read
busy output is configured.
a) t
read_int
11
a) without preceding write access or
t
WR_to_RD
≥
t
write_int
or configuration: write after
falling edge of WR
b) t
read_int
+ t
write_int
-t
WR_to_RD
11
b) with preceding write access and
t
WR_to_RD
< t
write_int
c) 245 ns
11
c) 8 bit access, absolute worst case with
preceding write access (t
WR_to_RD
=min
,
t
write_int
=max)
d) 285 ns
11
d) 16 bit access, absolute worst case with
preceding write access (t
WR_to_RD
=min
,
t
write_int
=max)
t
read_int
a) 110 ns
11
b) 150 ns
11
a) 150 ns
11
b) 190 ns
11
Internal read time
a) 8 bit access
b) 16 bit access
t
BUSY_to_DATA_valid
a) x
10
-5 ns
b) x
10
-20 ns
DATA bus valid after device BUSY is
deasserted
a) normal read busy output
b) delayed read busy output
t
ADR_BHE_to_DATA_invalid
0 ns
11
DATA invalid after ADR or BHE change
t
CS_RD_to_DATA_release
0 ns
11
x
10
DATA bus released after CS deassertion or
RD deassertion
t
CS_to_BUSY_release
0 ns
11
x
10
BUSY released after CS deassertion
t
CS_delay
0 ns
11
Delay between CS deassertion an assertion
t
RD_delay
x
10
Delay between RD deassertion and
assertion
t
ADR_BHE_DATA_setup
x
10
ADR, BHE and Write DATA valid before WR
deassertion
t
ADR_BHE_DATA_hold
x
10
ADR, BHE and Write DATA valid after WR
deassertion
t
WR_active
x
10
WR assertion time
10
EtherCAT IP Core: time depends on synthesis results
11
EtherCAT IP Core: time depends on synthesis results, specified value has to be met anyway
- ® FPGAs 1
- 1 Overview 13
- EtherCAT IP Core 14
- Table 4: Release notes 18
- Figure 3: Design flow 22
- 2 Features and Registers 25
- (0x0108:0x0109) 26
- Table 8: Legend 27
- IP Core 28
- Table 10: Legend 30
- 3 IP Core Installation 35
- 4 IP Core Usage 40
- Figure 7: EDK – Overview 42
- IP Core Usage 44
- 5 IP Core Configuration 46
- Figure 13: Product ID tab 47
- 09) is available if checked 52
- 6 Example Designs 61
- 7 FPGA Resource Consumption 68
- 8 IP Core Signals 71
- CLK25_2NS 72
- Table 19: SII EEPROM Signals 73
- Table 20: LED Signals 73
- PHY Management 75
- Table 23: PHY Interface MII 76
- Table 24: PHY Interface RMII 78
- Table 27: Digital I/O PDI 82
- Table 28: SPI PDI 83
- Table 29: 8/16 Bit µC PDI 83
- Table 30: 8 Bit µC PDI 84
- Table 31: 16 Bit µC PDI 84
- Table 32: PLB PDI 85
- 9 Ethernet Interface 90
- Ethernet PHY 91
- RX_D[3:0] 95
- CLK_IN CLK25 101
- NPHY_RESET_OUT 101
- 10 PDI Description 103
- Digital output pins 106
- LATCH_IN 108
- Figure 43: OUT_ENA timing 109
- Table 47: SPI signals 110
- Table 48: Address modes 111
- SPI_DO (MISO) 116
- SPI_DI (MOSI) 116
- SPI_CLK* 116
- SPI mode 1/3 SPI mode 0/2 117
- PDI Description 118
- 16 bit µController, async 123
- EtherCAT device 123
- 8 bit µController, async 124
- (with preceding write access) 126
- Figure 60: AXI4 signals 133
- Table 61: AXI4 LITE signals 133
- PDI Description 137
- Output event time 138
- EtherCAT 139
- PROM_DATA 139
- PROM_CLK 139
- PROM_SIZE 139
- Table 68: AC Characteristics 140
- Table 69: Forwarding Delays 140
- 14 Synthesis Constraints 141
- 15 Appendix 144
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